เรื่องเล่าจากโลกอินเตอร์เฟซ: PCIe 8.0 กับความเร็วระดับ 1TB/s ที่พร้อมป้อนข้อมูลให้ AI และดาต้าเซ็นเตอร์
PCI-SIG กลุ่มพันธมิตรผู้กำหนดมาตรฐาน PCI Express ได้ประกาศสเปกของ PCIe 8.0 อย่างเป็นทางการ โดยยังคงรักษาธรรมเนียม “เพิ่มความเร็วเป็นสองเท่าทุกสามปี” ซึ่งในเวอร์ชันใหม่นี้จะมีอัตราการส่งข้อมูลสูงถึง 256 GT/s ต่อเลน และสามารถให้แบนด์วิดธ์แบบสองทิศทางได้ถึง 1TB/s บนการเชื่อมต่อแบบ x16
แม้จะยังไม่ใช่สเปกที่พร้อมใช้งานในตลาดทั่วไป (คาดว่าจะปล่อยให้สมาชิกในปี 2028) แต่เป้าหมายของ PCIe 8.0 ชัดเจนมาก: รองรับงานที่ต้องการแบนด์วิดธ์สูง เช่น AI, machine learning, quantum computing, edge computing, และระบบในอุตสาหกรรมยานยนต์หรือการทหาร
เทคโนโลยีที่ใช้ยังคงเป็น PAM4 พร้อม Flit Mode encoding และ forward error correction (FEC) เหมือนใน PCIe 6.0 และ 7.0 แต่การผลักดันความเร็วถึง 256 GT/s ต่อเลนบนสายทองแดงนั้นเป็นความท้าทายอย่างมาก ทำให้ PCI-SIG เริ่มพิจารณาการใช้ optical interconnects และ advanced packaging เช่น co-packaged optics หรือ chiplets
PCIe 8.0 จะมีอัตราการส่งข้อมูล 256 GT/s ต่อเลน
ให้แบนด์วิดธ์สูงสุด 1TB/s บนการเชื่อมต่อแบบ x16
ใช้เทคโนโลยี PAM4, FEC และ Flit Mode encoding
เหมือนกับ PCIe 6.0 และ 7.0
ยังคงรองรับการใช้งานร่วมกับเวอร์ชันก่อนหน้า
เพื่อความสะดวกในการอัปเกรดระบบ
เป้าหมายหลักคือรองรับงาน AI, HPC, quantum computing และ edge computing
รวมถึงอุตสาหกรรมยานยนต์, ดาต้าเซ็นเตอร์ และการทหาร
PCIe 8.0 คาดว่าจะปล่อยให้สมาชิก PCI-SIG ในปี 2028
การใช้งานในตลาดทั่วไปอาจต้องรอถึงช่วงปี 2030
PCIe 5.0 มีความเร็วสูงสุด 32 GT/s ต่อเลน
PCIe 8.0 เร็วกว่า 8 เท่าในแง่ raw bit rate
PAM4 ช่วยเพิ่ม bit rate โดยไม่ต้องเพิ่ม clock speed
แต่ต้องใช้วงจรที่ซับซ้อนเพื่อแก้ไขข้อผิดพลาด
PCIe 7.0 เริ่มใช้ optical-aware retimers เพื่อรองรับการเชื่อมต่อแบบไฟเบอร์
แนวโน้มนี้จะขยายไปยัง PCIe 8.0
การใช้ chiplets และ co-packaged optics ช่วยลดระยะทางสัญญาณ
เพิ่มความเสถียรในการส่งข้อมูลความเร็วสูง
การส่งข้อมูล 256 GT/s บนสายทองแดงยังไม่มีมาตรฐานที่รองรับ
อาจเกิดปัญหา signal loss และความไม่เสถียร
การพัฒนา PCIe 8.0 ต้องใช้วัสดุและเทคนิคการผลิตที่แม่นยำสูง
เพิ่มต้นทุนและความซับซ้อนในการออกแบบ
ผู้ใช้ทั่วไปอาจไม่ได้สัมผัส PCIe 8.0 จนถึงช่วงปี 2030
เพราะเป้าหมายหลักคือระบบระดับองค์กรและดาต้าเซ็นเตอร์
การใช้ PAM ระดับสูงกว่านี้ (เช่น PAM8) ยังไม่เหมาะสมในเชิงต้นทุน
เพราะความแตกต่างของระดับสัญญาณเล็กลงและเสี่ยงต่อการเกิด error
https://www.tomshardware.com/tech-industry/pci-sig-announces-pcie-8-0-spec-with-twice-the-bandwidth-1tb-s-of-peak-bandwidth-256-gt-s-per-lane-and-a-possible-new-connector
PCI-SIG กลุ่มพันธมิตรผู้กำหนดมาตรฐาน PCI Express ได้ประกาศสเปกของ PCIe 8.0 อย่างเป็นทางการ โดยยังคงรักษาธรรมเนียม “เพิ่มความเร็วเป็นสองเท่าทุกสามปี” ซึ่งในเวอร์ชันใหม่นี้จะมีอัตราการส่งข้อมูลสูงถึง 256 GT/s ต่อเลน และสามารถให้แบนด์วิดธ์แบบสองทิศทางได้ถึง 1TB/s บนการเชื่อมต่อแบบ x16
แม้จะยังไม่ใช่สเปกที่พร้อมใช้งานในตลาดทั่วไป (คาดว่าจะปล่อยให้สมาชิกในปี 2028) แต่เป้าหมายของ PCIe 8.0 ชัดเจนมาก: รองรับงานที่ต้องการแบนด์วิดธ์สูง เช่น AI, machine learning, quantum computing, edge computing, และระบบในอุตสาหกรรมยานยนต์หรือการทหาร
เทคโนโลยีที่ใช้ยังคงเป็น PAM4 พร้อม Flit Mode encoding และ forward error correction (FEC) เหมือนใน PCIe 6.0 และ 7.0 แต่การผลักดันความเร็วถึง 256 GT/s ต่อเลนบนสายทองแดงนั้นเป็นความท้าทายอย่างมาก ทำให้ PCI-SIG เริ่มพิจารณาการใช้ optical interconnects และ advanced packaging เช่น co-packaged optics หรือ chiplets
PCIe 8.0 จะมีอัตราการส่งข้อมูล 256 GT/s ต่อเลน
ให้แบนด์วิดธ์สูงสุด 1TB/s บนการเชื่อมต่อแบบ x16
ใช้เทคโนโลยี PAM4, FEC และ Flit Mode encoding
เหมือนกับ PCIe 6.0 และ 7.0
ยังคงรองรับการใช้งานร่วมกับเวอร์ชันก่อนหน้า
เพื่อความสะดวกในการอัปเกรดระบบ
เป้าหมายหลักคือรองรับงาน AI, HPC, quantum computing และ edge computing
รวมถึงอุตสาหกรรมยานยนต์, ดาต้าเซ็นเตอร์ และการทหาร
PCIe 8.0 คาดว่าจะปล่อยให้สมาชิก PCI-SIG ในปี 2028
การใช้งานในตลาดทั่วไปอาจต้องรอถึงช่วงปี 2030
PCIe 5.0 มีความเร็วสูงสุด 32 GT/s ต่อเลน
PCIe 8.0 เร็วกว่า 8 เท่าในแง่ raw bit rate
PAM4 ช่วยเพิ่ม bit rate โดยไม่ต้องเพิ่ม clock speed
แต่ต้องใช้วงจรที่ซับซ้อนเพื่อแก้ไขข้อผิดพลาด
PCIe 7.0 เริ่มใช้ optical-aware retimers เพื่อรองรับการเชื่อมต่อแบบไฟเบอร์
แนวโน้มนี้จะขยายไปยัง PCIe 8.0
การใช้ chiplets และ co-packaged optics ช่วยลดระยะทางสัญญาณ
เพิ่มความเสถียรในการส่งข้อมูลความเร็วสูง
การส่งข้อมูล 256 GT/s บนสายทองแดงยังไม่มีมาตรฐานที่รองรับ
อาจเกิดปัญหา signal loss และความไม่เสถียร
การพัฒนา PCIe 8.0 ต้องใช้วัสดุและเทคนิคการผลิตที่แม่นยำสูง
เพิ่มต้นทุนและความซับซ้อนในการออกแบบ
ผู้ใช้ทั่วไปอาจไม่ได้สัมผัส PCIe 8.0 จนถึงช่วงปี 2030
เพราะเป้าหมายหลักคือระบบระดับองค์กรและดาต้าเซ็นเตอร์
การใช้ PAM ระดับสูงกว่านี้ (เช่น PAM8) ยังไม่เหมาะสมในเชิงต้นทุน
เพราะความแตกต่างของระดับสัญญาณเล็กลงและเสี่ยงต่อการเกิด error
https://www.tomshardware.com/tech-industry/pci-sig-announces-pcie-8-0-spec-with-twice-the-bandwidth-1tb-s-of-peak-bandwidth-256-gt-s-per-lane-and-a-possible-new-connector
🚀🔌 เรื่องเล่าจากโลกอินเตอร์เฟซ: PCIe 8.0 กับความเร็วระดับ 1TB/s ที่พร้อมป้อนข้อมูลให้ AI และดาต้าเซ็นเตอร์
PCI-SIG กลุ่มพันธมิตรผู้กำหนดมาตรฐาน PCI Express ได้ประกาศสเปกของ PCIe 8.0 อย่างเป็นทางการ โดยยังคงรักษาธรรมเนียม “เพิ่มความเร็วเป็นสองเท่าทุกสามปี” ซึ่งในเวอร์ชันใหม่นี้จะมีอัตราการส่งข้อมูลสูงถึง 256 GT/s ต่อเลน และสามารถให้แบนด์วิดธ์แบบสองทิศทางได้ถึง 1TB/s บนการเชื่อมต่อแบบ x16
แม้จะยังไม่ใช่สเปกที่พร้อมใช้งานในตลาดทั่วไป (คาดว่าจะปล่อยให้สมาชิกในปี 2028) แต่เป้าหมายของ PCIe 8.0 ชัดเจนมาก: รองรับงานที่ต้องการแบนด์วิดธ์สูง เช่น AI, machine learning, quantum computing, edge computing, และระบบในอุตสาหกรรมยานยนต์หรือการทหาร
เทคโนโลยีที่ใช้ยังคงเป็น PAM4 พร้อม Flit Mode encoding และ forward error correction (FEC) เหมือนใน PCIe 6.0 และ 7.0 แต่การผลักดันความเร็วถึง 256 GT/s ต่อเลนบนสายทองแดงนั้นเป็นความท้าทายอย่างมาก ทำให้ PCI-SIG เริ่มพิจารณาการใช้ optical interconnects และ advanced packaging เช่น co-packaged optics หรือ chiplets
✅ PCIe 8.0 จะมีอัตราการส่งข้อมูล 256 GT/s ต่อเลน
➡️ ให้แบนด์วิดธ์สูงสุด 1TB/s บนการเชื่อมต่อแบบ x16
✅ ใช้เทคโนโลยี PAM4, FEC และ Flit Mode encoding
➡️ เหมือนกับ PCIe 6.0 และ 7.0
✅ ยังคงรองรับการใช้งานร่วมกับเวอร์ชันก่อนหน้า
➡️ เพื่อความสะดวกในการอัปเกรดระบบ
✅ เป้าหมายหลักคือรองรับงาน AI, HPC, quantum computing และ edge computing
➡️ รวมถึงอุตสาหกรรมยานยนต์, ดาต้าเซ็นเตอร์ และการทหาร
✅ PCIe 8.0 คาดว่าจะปล่อยให้สมาชิก PCI-SIG ในปี 2028
➡️ การใช้งานในตลาดทั่วไปอาจต้องรอถึงช่วงปี 2030
✅ PCIe 5.0 มีความเร็วสูงสุด 32 GT/s ต่อเลน
➡️ PCIe 8.0 เร็วกว่า 8 เท่าในแง่ raw bit rate
✅ PAM4 ช่วยเพิ่ม bit rate โดยไม่ต้องเพิ่ม clock speed
➡️ แต่ต้องใช้วงจรที่ซับซ้อนเพื่อแก้ไขข้อผิดพลาด
✅ PCIe 7.0 เริ่มใช้ optical-aware retimers เพื่อรองรับการเชื่อมต่อแบบไฟเบอร์
➡️ แนวโน้มนี้จะขยายไปยัง PCIe 8.0
✅ การใช้ chiplets และ co-packaged optics ช่วยลดระยะทางสัญญาณ
➡️ เพิ่มความเสถียรในการส่งข้อมูลความเร็วสูง
‼️ การส่งข้อมูล 256 GT/s บนสายทองแดงยังไม่มีมาตรฐานที่รองรับ
⛔ อาจเกิดปัญหา signal loss และความไม่เสถียร
‼️ การพัฒนา PCIe 8.0 ต้องใช้วัสดุและเทคนิคการผลิตที่แม่นยำสูง
⛔ เพิ่มต้นทุนและความซับซ้อนในการออกแบบ
‼️ ผู้ใช้ทั่วไปอาจไม่ได้สัมผัส PCIe 8.0 จนถึงช่วงปี 2030
⛔ เพราะเป้าหมายหลักคือระบบระดับองค์กรและดาต้าเซ็นเตอร์
‼️ การใช้ PAM ระดับสูงกว่านี้ (เช่น PAM8) ยังไม่เหมาะสมในเชิงต้นทุน
⛔ เพราะความแตกต่างของระดับสัญญาณเล็กลงและเสี่ยงต่อการเกิด error
https://www.tomshardware.com/tech-industry/pci-sig-announces-pcie-8-0-spec-with-twice-the-bandwidth-1tb-s-of-peak-bandwidth-256-gt-s-per-lane-and-a-possible-new-connector
0 ความคิดเห็น
0 การแบ่งปัน
34 มุมมอง
0 รีวิว