🔗 “Alphawave Semi ผนึกกำลัง TSMC เปิดตัว UCIe 3D IP — ปลดล็อกขีดจำกัดการเชื่อมต่อชิปในยุค AI” Alphawave Semi บริษัทผู้นำด้านเทคโนโลยีการเชื่อมต่อความเร็วสูง ประกาศความสำเร็จในการ tape-out ชิป UCIe 3D IP รุ่นใหม่บนแพลตฟอร์ม 3DFabric ของ TSMC โดยใช้เทคโนโลยี SoIC-X ซึ่งเป็นการบรรจุชิปแบบ 3D ขั้นสูงที่ช่วยให้การเชื่อมต่อระหว่างชิปมีประสิทธิภาพสูงขึ้นอย่างก้าวกระโดด ชิปใหม่นี้รองรับการเชื่อมต่อแบบ face-to-face (F2F) และให้ประสิทธิภาพด้านพลังงานดีขึ้นถึง 10 เท่าเมื่อเทียบกับการเชื่อมต่อแบบ 2.5D เดิม พร้อมเพิ่มความหนาแน่นของสัญญาณได้ถึง 5 เท่า ซึ่งถือเป็นการตอบโจทย์โดยตรงต่อความต้องการของระบบ AI และ HPC ที่ต้องการแบนด์วิดธ์สูงและการจัดการพลังงานที่มีประสิทธิภาพ ในยุคที่ Moore’s Law เริ่มไม่สามารถรองรับความซับซ้อนของโมเดล AI ได้อีกต่อไป การออกแบบชิปแบบเดิมที่สื่อสารกันผ่านขอบของแพ็กเกจเริ่มกลายเป็นข้อจำกัด Alphawave จึงเลือกแนวทางใหม่ด้วยการออกแบบชิปแบบ disaggregated architecture โดยใช้การวางชิปหลายตัวในแนวนอน หรือซ้อนกันในแนวตั้ง เพื่อเพิ่มแบนด์วิดธ์และลดการใช้พลังงาน ชิป UCIe-3D รุ่นใหม่นี้ใช้ bottom die ขนาด 5nm ที่รองรับ TSVs (Through-Silicon Vias) เพื่อส่งพลังงานและกราวด์ไปยัง top die ขนาด 3nm ซึ่งช่วยให้การจัดการพลังงานภายในชิปมีประสิทธิภาพมากขึ้น นอกจากนี้ Alphawave ยังมีชุดเครื่องมือ 3DIO ที่ช่วยให้การออกแบบและตรวจสอบชิปแบบ 3D เป็นไปอย่างรวดเร็วและแม่นยำ ความร่วมมือครั้งนี้ยังรวมถึง Siemens ซึ่งนำแพลตฟอร์ม Calibre เข้ามาช่วยในการวิเคราะห์พารามิเตอร์ไฟฟ้าและความร้อนในระยะเริ่มต้น เพื่อให้ระบบมีความเสถียรและเชื่อถือได้มากขึ้น ✅ ข้อมูลสำคัญจากข่าว ➡️ Alphawave Semi ประสบความสำเร็จในการ tape-out ชิป UCIe 3D IP บนแพลตฟอร์ม TSMC 3DFabric ➡️ ใช้เทคโนโลยี SoIC-X สำหรับการบรรจุชิปแบบ 3D ขั้นสูง ➡️ รองรับการเชื่อมต่อแบบ face-to-face (F2F) ➡️ ประสิทธิภาพด้านพลังงานดีขึ้น 10 เท่า และความหนาแน่นของสัญญาณเพิ่มขึ้น 5 เท่า ➡️ ใช้ bottom die ขนาด 5nm และ top die ขนาด 3nm โดยเชื่อมผ่าน TSVs ➡️ ช่วยแก้ปัญหาคอขวดด้านแบนด์วิดธ์และพลังงานในระบบ AI และ HPC ➡️ Siemens ร่วมพัฒนาแพลตฟอร์มการออกแบบและตรวจสอบร่วมกับ Alphawave ➡️ ชุดเครื่องมือ 3DIO ช่วยให้การออกแบบและตรวจสอบชิปแบบ 3D มีประสิทธิภาพ ➡️ การออกแบบแบบ disaggregated architecture เป็นแนวทางใหม่แทน SoC แบบเดิม ✅ ข้อมูลเสริมจากภายนอก ➡️ UCIe (Universal Chiplet Interconnect Express) เป็นมาตรฐานใหม่สำหรับการเชื่อมต่อชิปแบบ chiplet ➡️ SoIC-X ของ TSMC เป็นเทคโนโลยีการบรรจุชิปแบบ 3D ที่ใช้ในระดับองค์กรและ hyperscaler ➡️ TSVs ช่วยให้การส่งพลังงานและข้อมูลระหว่างชิปมีความเร็วและประสิทธิภาพสูง ➡️ การออกแบบแบบ chiplet ช่วยให้สามารถอัปเกรดเฉพาะส่วนของชิปได้โดยไม่ต้องสร้างใหม่ทั้งหมด ➡️ Siemens Calibre เป็นแพลตฟอร์มที่ใช้วิเคราะห์ความถูกต้องของวงจรในระดับนาโนเมตร https://www.techpowerup.com/341533/alphawave-semi-delivers-cutting-edge-ucie-chiplet-ip-on-tsmc-3dfabric-platform