🔧 “Cadence จับมือ TSMC ยกระดับการออกแบบชิปยุค AI ด้วย 3DFabric และโหนดระดับนาโนเมตร — เมื่อการออกแบบกลายเป็นงานของ AI” ในวันที่โลกต้องการชิปที่เร็วขึ้น ฉลาดขึ้น และประหยัดพลังงานมากขึ้น Cadence และ TSMC ได้ประกาศความร่วมมือครั้งสำคัญเพื่อผลักดันการออกแบบชิประดับสูง โดยใช้เทคโนโลยี AI และโครงสร้าง 3D-IC ผ่านแพลตฟอร์ม 3DFabric ของ TSMC ซึ่งเป็นการรวมพลังระหว่างเครื่องมือออกแบบอัตโนมัติ (EDA) และ IP ที่ผ่านการพิสูจน์แล้วในระดับซิลิคอน Cadence ได้พัฒนา AI design flow ที่รองรับโหนดขั้นสูงของ TSMC ได้แก่ N3, N2 และ A16 โดยใช้เครื่องมือเช่น Innovus, Quantus, Tempus, Voltus และ Virtuoso Studio ซึ่งช่วยให้นักออกแบบสามารถเร่งเวลาในการเข้าสู่ตลาด และเพิ่มประสิทธิภาพด้านพลังงานและพื้นที่ของชิป (PPA) ได้อย่างมีนัยสำคัญ TSMC ยังเปิดตัวฟีเจอร์ใหม่ใน 3DFabric เช่น การจัดการ bump connections อัตโนมัติ การวิเคราะห์การจัดวาง chiplet และการจำลองความร้อนร่วมกับระบบ photonic ซึ่ง Cadence ได้เสริมด้วย Clarity 3D Solver และ Sigrity X เพื่อวิเคราะห์สัญญาณและพลังงานในระดับระบบ นอกจากนี้ Cadence ยังเปิดตัว IP ใหม่สำหรับโหนด N3P เช่น HBM4, LPDDR6/5X, DDR5 MRDIMM Gen 2 และ PCIe 7.0 ที่มีความเร็วสูงถึง 128 GT/s รวมถึง UCIe 32G สำหรับการเชื่อมต่อ chiplet ซึ่งทั้งหมดนี้ออกแบบมาเพื่อรองรับงาน AI ขนาดใหญ่ เช่น LLM และ agentic AI ความร่วมมือครั้งนี้ไม่ใช่แค่การพัฒนาเครื่องมือ — แต่มันคือการสร้างระบบนิเวศที่ช่วยให้นักออกแบบสามารถใช้ AI ในการออกแบบชิปที่ซับซ้อนระดับ 3D ได้อย่างมีประสิทธิภาพ และลดความเสี่ยงจากข้อผิดพลาดที่เกิดจากมนุษย์ https://www.techpowerup.com/341315/cadence-partners-with-tsmc-to-power-next-generation-innovations-using-ai-flows-and-ip-for-tsmc-advanced-nodes-and-3dfabric