⚠️ เรื่องเล่าจากระดับนาโน: เมื่อความสุ่มกลายเป็นอุปสรรคใหญ่ที่สุดของการผลิตชิป ในเดือนกรกฎาคม 2025 บริษัท Fractilia ผู้นำด้านการวัดความแปรปรวนแบบสุ่ม (stochastics metrology) ได้เผยแพร่เอกสารวิชาการที่ชี้ให้เห็นว่า “ความแปรปรวนแบบสุ่ม” ในกระบวนการสร้างลวดลายบนชิป (โดยเฉพาะในเทคโนโลยี EUV และ High-NA EUV) กำลังกลายเป็นปัญหาใหญ่ที่สุดที่ทำให้การผลิตชิประดับ 2nm และต่ำกว่านั้นไม่สามารถทำได้ตามเป้าหมาย แม้ในห้องวิจัยจะสามารถสร้างลวดลายขนาดเล็กถึง 12nm ได้ แต่เมื่อเข้าสู่การผลิตจริง กลับเกิดข้อผิดพลาดแบบสุ่ม เช่น ความหยาบของขอบลวดลาย (LER), ความแปรปรวนของขนาด (LCDU), และการเชื่อมหรือขาดของเส้นลวดลาย ซึ่งไม่สามารถควบคุมได้ด้วยวิธีเดิม Fractilia เรียกช่องว่างนี้ว่า “Stochastics Gap” ซึ่งเป็นช่องว่างระหว่างสิ่งที่สามารถทำได้ในห้องวิจัย กับสิ่งที่สามารถผลิตได้จริงในโรงงาน โดยเสนอแนวทางใหม่ในการวัดและควบคุมความสุ่มด้วยเทคนิคเชิงสถิติและการออกแบบที่ตระหนักถึงความสุ่มตั้งแต่ต้น ✅ Fractilia เปิดเผยว่าอุตสาหกรรมเซมิคอนดักเตอร์สูญเงินหลายพันล้านดอลลาร์ต่อปีจากความแปรปรวนแบบสุ่ม ➡️ ความแปรปรวนนี้เกิดจากพฤติกรรมของโมเลกุล, แหล่งกำเนิดแสง, และอะตอมในกระบวนการสร้างลวดลาย ➡️ ส่งผลให้ yield ต่ำ, ผลิตล่าช้า, และประสิทธิภาพชิปลดลง ✅ “Stochastics Gap” คือช่องว่างระหว่างสิ่งที่สามารถพิมพ์ในห้องวิจัย กับสิ่งที่ผลิตได้จริงในโรงงาน ➡️ แม้จะพิมพ์ลวดลายขนาด 12nm ได้ใน R&D แต่ในโรงงานกลับติดที่ 16–18nm ➡️ ช่องว่างนี้ส่งผลต่อจำนวน die ต่อ wafer และรายได้ที่หายไป ✅ Fractilia เสนอวิธีแก้ปัญหาด้วยการวัดความสุ่มอย่างแม่นยำและออกแบบกระบวนการที่รองรับความสุ่ม ➡️ ใช้เทคโนโลยี FILM™ และ FAME™ เพื่อวัดความแปรปรวนแบบสุ่มในระดับนาโน ➡️ เสนอการออกแบบที่ตระหนักถึงความสุ่ม เช่น OPC แบบ local-aware และการเลือกวัสดุที่ลด noise ✅ ความแปรปรวนแบบสุ่มไม่สามารถแก้ด้วยการควบคุมแบบเดิม ➡️ ไม่ใช่ปัญหาเครื่องมือหรือการปรับพารามิเตอร์ ➡️ ต้องใช้การวิเคราะห์เชิงความน่าจะเป็นแทนการเฉลี่ยแบบเดิม ✅ การวัดความสุ่มอย่างแม่นยำช่วยให้ทีมออกแบบ, วิศวกร, และซัพพลายเออร์สื่อสารกันได้ดีขึ้น ➡️ สร้าง “ภาษากลาง” ในการวิเคราะห์ yield และ defect ➡️ ช่วยให้ตัดสินใจได้เร็วขึ้นและแม่นยำขึ้น ‼️ หากไม่แก้ปัญหา Stochastics Gap จะทำให้การผลิตชิประดับ 2nm และต่ำกว่าติดขัด ⛔ Yield ต่ำลง, ต้องใช้ mask หลายรอบ, และออกแบบชิปแบบประนีประนอม ⛔ สูญเสียรายได้จาก die ที่ผลิตได้น้อยลงต่อ wafer ‼️ โรงงานส่วนใหญ่ยังไม่มีเครื่องมือวัดความสุ่มอย่างแม่นยำในสายการผลิตจริง ⛔ แม้จะรู้ว่าปัญหามีอยู่ แต่ขาดเทคโนโลยีในการวัดและควบคุม ⛔ ทำให้ไม่สามารถปรับปรุงกระบวนการได้อย่างมีประสิทธิภาพ ‼️ การใช้ EUV และ High-NA EUV ทำให้ความสุ่มมีผลมากขึ้นในงบประมาณข้อผิดพลาด ⛔ ความสามารถในการพิมพ์ลวดลายเล็กลง แต่ความสุ่มกลับเพิ่มขึ้น ⛔ ทำให้ข้อผิดพลาดแบบสุ่มกลายเป็นปัจจัยหลักที่จำกัด yield ‼️ การไม่ตระหนักถึงความสุ่มตั้งแต่การออกแบบอาจทำให้ชิปไม่สามารถผลิตได้จริง ⛔ ออกแบบลวดลายที่สวยงามใน CAD แต่ไม่สามารถพิมพ์ได้ในโรงงาน ⛔ ต้องกลับไปแก้แบบใหม่ เสียเวลาและต้นทุน https://www.techradar.com/pro/the-semiconductor-industry-is-losing-billions-of-dollars-annually-because-of-this-little-obscure-quirk