ในโลกของการออกแบบทรานซิสเตอร์ (ซึ่งเป็นหัวใจของชิปทุกชิ้น) นักออกแบบต้องหาทางทำให้มันเล็กลง เร็วขึ้น และไม่รั่วพลังงานแบบ “ทะลุทะลวง” ทุก 2–3 ปี ตอนนี้ เทคโนโลยี Gate-All-Around (GAA) คือมาตรฐานใหม่ที่ Samsung, Intel, และ TSMC กำลังใช้กับขนาด 2 นาโนเมตร แต่พอจะขยับไปใต้ 1 นาโนเมตร… GAA จะไปต่อยาก Imec จึงเสนอ “forksheet transistor” ตั้งแต่ปี 2017 ซึ่งใช้ผนังฉนวนมาช่วยแยกทรานซิสเตอร์ p กับ n ให้ใกล้กันได้แบบไม่รบกวนกัน แต่ปัญหาคือ…โครงสร้างนี้ “ผลิตยากมาก” แถมยังทำให้ทรานซิสเตอร์ควบคุมไฟฟ้าได้แย่กว่า GAA ที่มี gate ครอบรอบช่องนำกระแส ทีมของ Imec จึงออกแบบใหม่เป็น “outer wall forksheet” ซึ่งย้ายผนังฉนวนไปอยู่นอกเซลล์ ทำให้โครงสร้างง่ายขึ้น ใส่วัสดุที่แข็งแรงขึ้นได้ แถมให้ gate ควบคุมช่องกระแสได้ดีกว่าแบบเดิมถึง 25% (จากการตัดขอบกำแพงออกแค่ 5 นาโนเมตร!) ถึงแม้ดีไซน์ใหม่นี้อาจเสียพื้นที่บ้าง (density ลดลงเล็กน้อย) แต่ข้อได้เปรียบเรื่อง ต้นทุน–เสถียรภาพ–การผลิตจำนวนมาก (volume manufacturing) ทำให้มันมีแนวโน้มจะเป็น “ขั้นบันได” ที่พาเราไปยัง CFET (complementary FET) ที่ซ้อนทรานซิสเตอร์ p กับ n แบบแนวตั้งในอนาคต ✅ Imec เปิดตัว outer wall forksheet transistor สำหรับเทคโนโลยี A10 (1nm)   • ออกแบบให้ผลิตง่ายขึ้นจาก forksheet แบบเดิม (inner wall)   • ย้ายผนังฉนวนไปไว้ด้านนอกเซลล์ แทนการฝังระหว่าง pMOS กับ nMOS ✅ เพิ่มความเสถียรและ performance ได้ดีขึ้น   • Gate สามารถควบคุมช่องกระแสได้มากขึ้น (up to 25% drive current)   • รองรับเทคนิคเพิ่มความเครียดในช่องนำกระแส (strain engineering) เพื่อเพิ่มความเร็ว ✅ ใช้วัสดุเดิม (เช่น silicon dioxide) และกระบวนการหลังจากขั้นตอนหลักแล้ว   • ทำให้ผนังไม่ถูกกัดเซาะจากขั้นตอนก่อนหน้า   • วางระบบ timing และ mask alignment ได้ง่ายกว่า ✅ ผลจากการจำลองจริงบน SRAM และ oscillator circuits   • เทียบกับ A14 nanosheet transistor: พื้นที่ลดลง 22%, ประสิทธิภาพเท่าหรือดีกว่า   • ถ้าไม่มีการใส่ strain → performance ลดลง 33% ✅ เป็นแนวทางกลางระหว่าง GAA → forksheet → CFET   • ทำให้ผู้ผลิตสามารถเรียนรู้กระบวนการที่ใช้ร่วมกันได้ ก่อนเข้าสู่ CFET เต็มรูปแบบในทศวรรษหน้า ‼️ outer wall forksheet อาจเสียพื้นที่บ้าง (density ลดลง) เทียบกับ inner wall   • เพราะผนังฉนวนกว้างขึ้น (จาก ~8–10nm เป็น ~15nm) แม้จะได้การผลิตที่ง่ายขึ้น ‼️ ยังอยู่ในขั้นต้นของการพัฒนา — ยังไม่มีแผนผลิตเชิงพาณิชย์โดยใครชัดเจน   • ต้องรอ Intel, TSMC, หรือ Samsung นำไปรวมใน node จริง ‼️ หากไม่ได้วางระบบ strain อย่างเหมาะสม จะเสีย performance ไปมาก   • strain continuity เป็นหัวใจที่ forksheet เดิมขาดไป แต่ต้องทำให้ครบ ‼️ โครงสร้างนี้ซับซ้อนเกินกว่า node 5nm จะใช้ได้ทั่วไป   • เน้นเฉพาะ A10 (1nm) ขึ้นไป ใกล้เคียงกับกรอบเวลา 2027–2030+ https://www.tomshardware.com/tech-industry/semiconductors/imecs-next-gen-high-speed-chip-transistor-addresses-manufacturing-concerns-outer-wall-forksheet-design-simplifies-production-but-may-sacrifice-density