🏭 TSMC เปิดตัว CoPoS: เทคโนโลยีแพ็กเกจชิปขนาดใหญ่ 310 × 310 มม. TSMC ได้เปิดตัว CoPoS (Chips on Panel on Substrate) ซึ่งเป็น เทคโนโลยีแพ็กเกจชิปที่ขยายขนาดได้ถึง 310 × 310 มม. โดยใช้ แผงสี่เหลี่ยมแทนเวเฟอร์กลม เพื่อเพิ่มพื้นที่ใช้งานและลดต้นทุนการผลิต CoPoS ช่วยให้สามารถรวมชิปหลายตัวและหน่วยความจำ HBM4 ได้มากขึ้น ซึ่งเป็น ก้าวสำคัญสำหรับการพัฒนา AI accelerators และเซิร์ฟเวอร์ประสิทธิภาพสูง ✅ ข้อมูลจากข่าว - CoPoS ใช้แผงสี่เหลี่ยมแทนเวเฟอร์กลม ทำให้มีพื้นที่ใช้งานมากขึ้นถึง 5 เท่า - สามารถรวมหน่วยความจำ HBM4 ได้สูงสุด 12 ชิป พร้อม GPU chiplets หลายตัว - เทคโนโลยีนี้ช่วยลดต้นทุนต่อหน่วยและเพิ่มประสิทธิภาพการผลิต - TSMC จะเริ่มทดสอบ CoPoS ในปี 2026 และผลิตจำนวนมากในปี 2028-2029 - Nvidia เป็นพันธมิตรรายแรกที่ใช้ CoPoS สำหรับ AI accelerators รุ่นใหม่ 🔥 ผลกระทบต่ออุตสาหกรรมเซมิคอนดักเตอร์ CoPoS อาจช่วยให้การพัฒนา AI accelerators มีประสิทธิภาพมากขึ้น และ ลดข้อจำกัดด้านพื้นที่ของแพ็กเกจชิปแบบเดิม ‼️ คำเตือนที่ควรพิจารณา - การเปลี่ยนจากเวเฟอร์กลมเป็นแผงสี่เหลี่ยมอาจต้องใช้กระบวนการผลิตใหม่ - ต้องติดตามว่า CoPoS จะสามารถเข้าสู่ตลาดได้ตามแผนในปี 2028-2029 หรือไม่ - AMD และ Broadcom ยังคงใช้ CoWoS-L และ CoWoS-R ซึ่งอาจแข่งขันกับ CoPoS - เทคโนโลยีนี้อาจต้องใช้วัสดุใหม่ เช่น glass substrates และ silicon photonics 🚀 อนาคตของ CoPoS และการพัฒนาแพ็กเกจชิป TSMC กำลังผลักดันให้ CoPoS กลายเป็นมาตรฐานใหม่สำหรับ AI accelerators โดย อาจช่วยให้สามารถรวมชิปหลายตัวในแพ็กเกจเดียวได้อย่างมีประสิทธิภาพมากขึ้น https://www.techpowerup.com/337960/tsmc-prepares-copos-next-gen-310-x-310-mm-packages